关于DMA controller，d12 和host之间的流控

For DMA read operation, t1时刻， the buffer is　full, signalling that the host has successfully
 transferred a packet to the PDIUSBD12.

这时DMA controller 将D12 buffer 中的数据导入RAM, 由于有双缓冲，the host 此时可以填充the second
buffer of D12.

问题：
　　　1 若DMA controller速度快，当d12 buffer中的数据已经全部导入RAM, 而second buffer of D12还
没有填满，即还没有收到一个完整的packet, 此时DMA controller必须等待，等待信号如何产生？
　　　2 若DMA controller速度慢，second buffer of D12已经填满，即已经收到一个完整的packet，而
d12 buffer中的数据还没有全部导入RAM，此时host必须暂停发送，host是如何知道的？

　　　　DMREQ pin 和DMACK_N pin 在上述过程中起到什么作用，能否详细说明？