02042202的个人空间

zhinvxing：受启发(2010-03-05 14:05)

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bestyuan111：我也遇到了你这个问题，感觉好像是某个时刻ready信号长时间置高造成的。(2009-06-02 21:22)

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pzczly：pzczly@163.com 我用的是ready_n信号，没用LINT信号（由PC控制本地的读写）。并参照datasheet时序图来做； 你那种方法lready信号disable掉，是不用ready信号么...(2008-04-21 17:32)

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02042202：引用第8楼pzczly于2008-04-14 11:05发表的 : 我也在做FPGA＋9054，也遇到了类似的问题，依然没有解决： 不过参照时序图，提2个建议，希望有用： 1、你的local_data数据所占时钟周期不一样？？ 2、可以检查一下fifo（fifo的那些标志信号并...(2008-04-15 12:53)

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pzczly：我也在做FPGA＋9054，也遇到了类似的问题，依然没有解决： 不过参照时序图，提2个建议，希望有用： 1、你的local_data数据所占时钟周期不一样？？ 2、可以检查一下fifo（fifo的那些标志信号并不一定可信，可能出现错误时你没有抓到到），是不是可能溢出。 在FPGA...(2008-04-14 11:05)

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02042202：引用第6楼765shm于2008-04-08 15:24发表的 : 楼主9054 PCI配置空间的Device ID 写多少，9054h还是5046h？ 9054h 有问题吗？(2008-04-11 13:07)

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765shm：楼主9054 PCI配置空间的Device ID 写多少，9054h还是5046h？(2008-04-08 15:24)

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02042202：我的项目硬件架构，FPGA和9054之间的连接，我用的是一条30cm长的屏蔽线（会不会这个干扰比较大，造成数据传输不稳定啊？？），见附件图一 附件图二是正常运行的情况下，我用逻辑分析仪测得的时序图 附件图三是在9054死机的情况下测得的时序图 请大牛帮帮忙！！ 谢谢(2008-04-02 22:23)

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02042202：好的，谢谢楼上两位的忠告！ 我先试下！ 晚上将时序图上传哈！ 谢谢(2008-04-02 21:01)

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765shm：是不是由于MARBR[16,7:0]设置使能本地总线的Local Bus Latency Timer的缘故,仅供参考...也请楼主如果搞定了共享一下(2008-04-02 13:41)

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