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如何在ALTERA STRATIX器件中做到两个输出信号沿相差1ns

回复(3) 2003-07-27 15:17 来自版块 - DSP & PLD &FPGA

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: green_pine：不稳定，你要锁定的信号在fpga里输入输出路径或者说时延不同，输出结果也不会相同(2003-07-29 10:36)

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: scsi：如果用PLL,让输出时钟对输入时钟移相1ns, 再分别用这两个时钟去锁存两个信号,是根本不可能还是不稳定? (2003-07-29 10:29)

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: green_pine：除了用高频时钟外，应该说没有其他办法，或者没有其他好的稳定的方法(2003-07-28 12:34)

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