asic_liu的个人空间

asic_liu：这个帖子我就将它结了吧！检查了pld原来别人设计部分译码逻辑错的太厉害，我改过来就好了！感谢斑竹的提醒以及jpl1978的帮忙，不用那么多地址线译码的，那样好浪费。在此谢谢大家！(2002-06-27 19:34)

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jpl1978：你用的是数据、地址线复用模式就不能如此译码了，如果你用的是非复用模式用la27-la14译码。 [编辑 - 6/27/02 by jpl1978](2002-06-27 16:39)

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asic_liu：jpl1978你是指a31~a14?(2002-06-27 16:29)

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jpl1978：你的译码有问题，你把剩余的地址线全用来译码。(2002-06-27 16:27)

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asic_liu：ce通过pld对9052的a14进行译码得到的,实际上我映射了16k空间，低8k是双口ram，高8k作为访问pld内部自己设计的寄存器使用，但是现在高8k的数据基本是正确的，但是低8k不能操作。sem因为我不用所以将它接为高电平，不知道这样对不对？(2002-06-27 16:13)

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jpl1978：asic_liu把你的CEL和SEML信号说的再具体一点。其它的连线差不多。 [编辑 - 6/27/02 by jpl1978](2002-06-27 15:03)

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jst7792：数据很明显是地址信号的内容,时序设计有问题(2002-06-27 14:44)

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asic_liu：楼上的兄弟，我的板子8位数据总线，映射8k空间，9052地址低两位用lbe0#和lbe1#两根，9052读信号接idt7005的oe,wr接idt7005的r/w,idt7005的cs通过pld译码得到的。能不能将你的9052和双口ram的接口电路拿来参考一下，如果可以，不胜感激...(2002-06-27 14:34)

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jpl1978：我做得板子跟你差不多，没出现这种情况。我的板子读写正常。把你的板子的信息介绍的具体一点。(2002-06-27 14:05)

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