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我使用verilog编写了一个输出的串行数据流，但是每过1Mbit就会出现一次错位，找不到原因，有没有高手帮忙解答。程序如下：clkin为2.048M的时钟信号t1e1icout为串行时钟输出t1e1idout为串行数据输出 module Insertion( clkin,t1...全文
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atuhappy：结果怎么样(2003-10-13 23:21)
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atuhappy：always @( negedge clkin or clr ) begin if(!clr) begin pbitcnt <= 0; testbuf <= 100\'b000000000011111111110000000...(2003-10-12 22:39)
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link_bridge：复位有问题： 改成： if( pbitcnt == 7\'b1100100 ) begin pbitcnt =1; ///////复位从1开始 (2003-10-12 21:15)
