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请教在ｖｅｒｉｌｏｇ　ｈｄｌ怎样用ｆｏｒ循环生成多个相类似的块？？？

请教怎样用ｆｏｒ循环生成多个相类似的块？？？例如：ｍｏｄｕｌｅ gen(input a,b ,input [7:0]c ,output[7:0]d );endmoduleｍｏｄｕｌｅ gen_n(input [10:0]u,v ,inp...

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回复(3) 2005-04-30 16:43 来自版块 - DSP & PLD &FPGA

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: wind_jly：定义wire【】 a 【】用a连线，然后把a连到输出(2005-06-25 15:46)

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: daicy：好象for占用资源较多，最好不用吧，至于要生成10个一样的想别的办法好了(2005-06-15 10:11)

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: thilo：在鄙人所在公司，for loop 是不可以用的。我劝你也不要用for了吧。(2005-06-02 21:21)

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wltt163

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