wdy7564的个人空间

我在设计中遇到问题，设计目的是将MASCLK分频得到CLK信号，同时置输出CLK为高时保持5个MASCLK时钟。程序如下，仿真时输出CLK不对，不知错在何处，望高手指点！谢谢！LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ST...