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如何用CPLD使信号多保持一个时钟周期？

CPLD的输出信号要求持续2个时钟周期，但是相应的输入信号只能保持1个周期。怎么用CPLD满足输出的要求？

回复(3) 2004-05-31 13:08 来自版块 - DSP & PLD &FPGA

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: hwzhou：用锁存不是很容易解决问题吗，想保持多少个时钟周期都行。(2004-06-03 17:15)

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: link_bridge：用时钟延时一下，再处理(2004-06-02 11:18)

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: yechaocn：用延时子程序不行吗？(2004-05-31 18:13)

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