请教斑竹！VHDL编译的警告

请允许我在这个版面问这个问题！
上次帮我修改后的程序仿真可以。可今日在编译的时候，把processing菜单中的“design doctor”打开后重新编译，发现有10个警告，翻看“help on message”，也没看出个所以然 :(，能在帮一次忙吗？ :D

问题前面不是已经说得很清楚了吗?verilog中是if case语句赋值时没有把所有的情况包含进去,你只需要仔细检查VHDL中等价的这类语句有没有这类情况就可以了.

谢谢斑竹：
正在检查中， :( :(根据VHDL的语法，好象CASE语句是要包括所有的情况，但if语句是不用包括全部情况的。

问题前面不是已经说得很清楚了吗?verilog中是if case语句赋值时没有把所有的情况包含进去,你只需要仔细检查VHDL中等价的这类语句有没有这类情况就可以了.

除了在processing菜单中的把design doctor项打勾这里不同外，其余的设置都相同了。我就是因为在design doctor前打了勾，才有警告的！可按照altera公司的建议，是应该选中这一项的哦 :(，据说可以帮你找出程序中不可靠的地方！！ :( :(
我的邮件是whitemanso@163.com

我没有在processing菜单中的\"design doctor\"前打勾。打勾后编译有警告，把勾去掉。另外，在Assign->Global Project Logic Synthesis中的设置为：
Global Project Synthesis Style:NORMAL。
在Multi-Level Synthesis for MAX7000 Deveice前打了勾，还有就是在Automatic Open-Drain Pins前打勾，然后把其他地方的勾去掉。
我的QQ:89435880,不过我一般很少上网聊天。你可以写EMAIL:jpl1979@sina.com

你按我给你的路径去做了吗？我编译了没警告也没错误啊！
你在device中选择了器件了吗？

re：终于有大侠关心一下这话题了。感谢jpl1978！！ :D
请问你在processing菜单中的\"design doctor\"前打勾了吗？？

大侠：我已经按你的方法，把Assign->Global Project Logic Synthesis对话框中的所有的勾都去了，我在对话框中的其他设置是这样子的：Global Project Synthesis Style:NORMAL。
另外，在Multi-Level Synthesis for MAX9000 Deveice前打了勾，还有就是在Automatic Open-Drain Pins前打了勾，然后其他地方都没有打勾了。
另外在Device对话框中，我在Deviec Family中选择了：MAX7000AE；在Devices中选了auto。
  请问你有msn帐号吗？我的是whitemanso@hotmail.com
 :( :(

你按我给你的路径去做了吗？我编译了没警告也没错误啊！
你在device中选择了器件了吗？

你实现的是什么目的啊，选用什么器件啊

我只想把IC做一个接口功能芯片，PA,PB,PC,PD口连接到DSP上，D口连接到一储存器上！

你的设置有问题，把Assign->Global Project Logic Synthesis的all前面有个勾号去掉。就可以没有警告了。

大侠：能说清楚点吗？在我的project中已经把all前面的勾好去掉了，可还是不行，救命！！！我选的器件是max7000的emp7128哦！！ :( :( :(

你实现的是什么目的啊，选用什么器件啊

你的设置有问题，把Assign->Global Project Logic Synthesis的all前面有个勾号去掉。就可以没有警告了。

 :( :( :(

vhdl语法不是很习惯,我一般用verilog,一般情况下在verilog中发生上述警告是因为if,case等赋值语句中没有把所有可能的情况都包含进去.