请问VHDL之中双向端口inout的问题

楼主^#

更多发布于：2002-12-02 19:42

我写了一个VHDL程序，其中定义Pb为inout
if(rd=\'0\'and cs=\'0\')then
pb<=\"10010001\";
else
pb<=\"ZZZZZZZZ\";
end if;
在maxplus中编译没错，但仿真时有
warning:fount logic contention at 900ns on node pb2;
并且pb输出不正确的结果，请问这是什么原因

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wuhao 驱动小牛注册日期2002-06-14 最后登录2005-02-02 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	沙发^# 发布于：2003-01-07 10:42 去 www.altera.com网站上有例子
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green_pine 驱动太牛注册日期2002-10-22 最后登录2019-06-10 粉丝3 关注0 积分48分威望599点贡献值1点好评度144点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-01-07 08:46 else pb<=\"ZZZZZZZZ\"; 这两句去掉试试看，去掉应该对你的设计没什么影响
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wandergone 驱动牛犊注册日期2002-11-13 最后登录2008-11-10 粉丝0 关注0 积分3分威望3点贡献值0点好评度0点原创分0分专家分0分加关注写私信	地板^# 发布于：2003-01-06 20:57 仿真时warning，不用管它，实际下载运行是正确的。
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jst7792

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地下室^#

发布于：2002-12-02 22:51

仿真的时候把这些脚先全部赋值为高阻,需要的时候再定义具体数值.

兄弟们,给点分吧

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