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求救： VHDL
各位大侠帮帮忙， 我用VHDL设计了一个简单的控制逻辑，我用了两种软件进行仿真。我用Maxplus2仿真时功能正确也能满足时序要求。可是我用XILINX Foundation4时，不管用XC9500还是XC4000，在功能仿真时，都没有输出（即输出都为缺省值0）。我对此感到很困惑，为什么同一个程序用不同软件会出现不同的情况，我知道对于不同的器件时序有差别，可功能应该不会呀？
由于我最终要用XILINX的CPLD进行设计。所以我必须解决这个问题。 |
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沙发#
发布于：2003-05-22 17:02
每个软件它的综合工具的算法是不一样的，所以
综合的结果就可能不一样，但是如果你的VHDL语言 编得好的话应该用什么工具都行的，你出这种问题先看看 你的程序，VHDL中建议最后用RTL级语言描述不要用 行为级，用行为级就可能出现你这种问题，还可能出现 这种软件能编译，另外一种又不行的情况 |
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板凳#
发布于：2003-05-17 21:31
应该首先怀疑程序的问题。
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地板#
发布于：2003-05-16 11:06
我想，功能仿真出问题的话，多半还是程序写的有问题，hoho
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地下室#
发布于：2003-05-07 22:19
仿真不对并不意味着程序错了。因为目前的EDA软件都都有BUG，因此仿真结果并不是评价程序对与错的唯一标准。
我遇到过着种情况，浪费了我接近3天的时间，最后才发现是仿真软件的问题 |
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5楼#
发布于：2003-05-06 12:04
仿真输出是三态吧，你重新在编译一下你的VHDL，最好一步一步的编译、仿真，最后保证能有输出！
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6楼#
发布于：2003-04-01 17:37
ACTIVE-HDL是一种CPLD设计工具，它里面可以用VHDL和VERILOG语言，很好的
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7楼#
发布于：2003-04-01 15:32
能具体一点吗？我只懂VHDL，不会ACTIVE-HDL。
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8楼#
发布于：2003-03-31 18:39
可能引擎不对。你可以用ACTIVE-HDL 进行设计，用SYNPLIFY综合，用XILINX布线下在就行了
[编辑 - 3/31/03 by finelei2002] |
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