reg_adress <= reg_adress ??

有以下这样的一段Verilog程序：
READ_WAIT_PHASE:     //读等待时期
begin

slave_state <= DATA_PHASE;
HRESP <= `OKAY;
HREADY <= 1\'b1;
latch_bus <= 1\'b1;
reg_address <= reg_address;   //什么意思啊？？？
reg_write <= 1\'b0;        
end

reg_address 是一个32位的寄存器，自己对自己赋值，有什么作用吗？？

也许是注释

 以上的那段程序是一个CASE 语句中的一部分。
在其它的case块中，有对reg_adress 做不同的赋值。
那么这里可以把这句话看做一种注释。
声明这里reg_adress 的值没有变化。


我只是怀疑是否有特殊的用途？不过看来可能性不大。：）
 

我同意这种看法

就是表示没有变化保持原值
大多综合工具都会将这个语句忽略

也许是注释

 以上的那段程序是一个CASE 语句中的一部分。
在其它的case块中，有对reg_adress 做不同的赋值。
那么这里可以把这句话看做一种注释。
声明这里reg_adress 的值没有变化。


我只是怀疑是否有特殊的用途？不过看来可能性不大。：）