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一个菜鸟级问题.
:P在VHDL编程中怎样做到用一个输出驱动另一个输出？？
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沙发#
发布于：2003-08-01 16:04
谢谢大家的支持！ :)
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板凳#
发布于：2003-08-01 07:57
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地板#
发布于：2003-08-01 07:56
你看看是不是这个意思
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地下室#
发布于：2003-08-01 07:52
green_pine你好，我想请教你如何用CPLD实现一个使能信号输入，输出为一个时钟宽度的脉冲信号，不用触发器？谢谢！10分求教！！ :( 我明白你的意思，不用触发器是不可能的，至少我想不出办法，和时钟有关肯定会用到触发器，只通过组合电路基本没有办法实现 |
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5楼#
发布于：2003-07-31 23:09
猜测你的意图：
你是想让使能信号来控制一个输入的时钟信号从另一个端输出。 个人认为可以定义一个“信号”。 . . SIGNAL X； . . X<=CLK_IN； OUT_OUT<=X； . . |
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6楼#
发布于：2003-07-31 19:33
green_pine你好，我想请教你如何用CPLD实现一个使能信号输入，输出为一个时钟宽度的脉冲信号，不用触发器？谢谢！10分求教！！ :(
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7楼#
发布于：2003-07-30 15:39
不可能，两个输出怎么能接到一起那
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