一个关于QUARTUS2.2的问题

各位前辈，我在用FPGA实现CY7C68001控制时，用了一个双时钟的FIFO，欲用一个选择信号从FIFO里读出两路数据，VHDL程序如下：
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if(select=\'0\')then
rdreq<=rdreq1;
rdclk<=rdclk1;
else
rdreq<=rdreq2;
rdclk<=rdclk2;
end if;
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但是编译时老是出现（clock skew>data delay)的问题，如何解决；拜托了！！