不知道lvhow的问题解决了没有？看了以上各位的发言，我受益匪浅，我也正在设计一个高速的板子，内部总线是25m的，我以前只搞过低速的东东，这次老板非让我来担任主设计，一方面我感到荣幸，但另一方面很没有把握，现在项目刚刚开始，还没出现什么大问题，到时候我想请各位多多帮忙。我肯定会表示感谢的。 :P

唉，我又搞错了！HC244的边沿时间最大值为6NS，对于具有8个分散负载而且长达16CM的总线而言，仍然解决不了反射问题。看来只能重新设计总线电路板了。

大家给点建议好吗？长线接入端肯定是需要一个器件来接收数据，再驱动总线，ALS,LS,HC系列的通用器件都试过了，直接驱动都无法避免反射干扰，只有加终端匹配，但加什么样的匹配，取值多少，要么计算，要么一点一点实验 ------ 太可怕了。
如果使用CPLD来接收数据并直接驱动总线，利用IO慢输出特性，就真的可以避免干扰了吗？
现在时间有限，不允许我再出错了，所以我考虑使用一种笨笨的办法，进行逐级驱动。使用244或245，长线接入端的244只驱动一个CPLD设备卡，同时驱动下一级的244，直到8个设备卡。目前我不要求这8个设备的数据接收一定要同步，而且只是单向的数据传递。
如果用这种办法，相信反射问题将不会再存在，但我担心会带来另一个问题，那就是8级LS244，每一级都会产生一定的时延，因而在初始信号的边沿，器件本身产生的干扰也会随时延而持续存在并有可能迭加，这会不会带来其它意想不到的结果呢？

建议lvhaow尝试一下这种思路:如果输出数据是在时钟上升沿的时候跳变,建议所有的接收设备在时钟的下降沿锁存数据,这样有助于保证充分的数据建立时间.

为什么不用LVDS???????????

版主大人：
    数据建立和保持时间应该没有问题，每个时钟的上升沿用于锁存数据，而数据是在时钟的下降沿建立。实际上，时钟的下降沿的时候，从FIFO里读出数据，而FIFO的数据建立时间仅仅10NS，距离下一个时钟上升沿还有几百NS。

关于我考虑使用的逐级驱动的方式，看起来的确是笨了点儿，但只要管用，不妨可以暂作权益之计，先交了差再说。下面有空了，我还是要搞清楚问题的根源的。格物致至，这才是科学精神嘛！

如果使用CPLD来接收数据并直接驱动总线，利用IO慢输出特性，就真的可以避免干扰了吗？

不信就试试，又不破坏板子

CPLD基本上是容性负载，对驱动电流要求很低。

但是一个Driver对8个负载，反射问题会很严重，尤其是
时钟信号，
我提供两种方案，仅供参考：
1。
   时钟用时钟驱动芯片分出8路。
   其他线加上驱动芯片。

2。
  所有Driver型的信号有一个接点分出，且通过一个33欧的电阻
  串联再出去，这样能有效抑制反射。