qizhi
多谢你细心的指点，我现在好了一部分，只写6个数读出来是对的，LCLK做了延迟。但是一直写读出来却不对，是不是因为同时对FIFO进行读和写引起的？还是我对LCLK做的延迟不够，RCLK经过4个非门给LCLK，CPLD为-10ns的

为了测试是否FIFO同时读和写造成的，可以这样试：
方法一：将读写的DMA通道设置成不同的通道，但是，可能要分时操作。
方法二：用从写FIFO，启动DMA读验证DMA读操作是否正确。可以用从写和从读以判断读操作是否正确。还要注意一点，可能你的WCLK和RCLK得一直加着，如果你使用FIFO的EF、PAE、HF、PAF、FF标志，注意：如果RCLK和WCLK不是一直加着，可能会影响上述标志位。