今天发现如果用HF和EF则数据会出现各种颠倒，但是如果只是简单的将DREQ=HF，则数据OK。这是为什么？
但是这种效率肯定低也不知道如何评测性能够不够。

我未发现你说的问题，但我可能测试不全面？
我的写FIFO侧可以保证先写低16位再写高16位，然后用高16位FIFO的HF、EF按照我以前的说法产生DREQ信号，我未发现颠倒问题。我认为关键是写FIFO的顺序与读FIFO的信号的关系。按照我的设计，可以保证，只有有信号就有写好的数据，只要保证CPLD的控制逻辑没有问题。建议再查一下你的逻辑。

qizhi我进数据的速率是20MB,DMA的大小是128KB，那么DMA中断的频率应该是20M/128K＝160HZ，可是我用示波器量INTA#却是145～151Hz左右，频率值不对而且还不停的在该范围内变，这应该不对吧。
能不能交个朋友？我的OICQ是23090113。

yunyanrong:
抱歉，我密友QQ号，一般没有时间去聊天。可以发邮件给我。
qizhi_liu@263.net.
关于DMA的问题，我想我们可能理解的不一样，既然是DMA，看是否可以将DMA的块大小增加？128K似乎小了点，这样你靠中断去通知主机一次DMA传送的结束就会比较频繁。例如：如果你的DMA速度是20MB/S，是否可以干脆将DMA的块大小设置成8MB、16M等，这样1S只需要1~2次中断，应该比较少，主机响应可能会更加及时。
你说的INTA#频率与示波器测量的频率不对应我说不太清楚，可能有软件的问题，示波器测量频率准确码？如果一定测量其频率最好用频率计。

主要是这样问问题太慢还得等一两天。
写FIFO侧我的刚好和你的相反，先写高16位再写低16位，然后用低16位FIFO的HF、EF按照以前的说法产生DREQ信号，读FIFO的信号和READY信号一样。感觉有的32位数据会重复一次，这会不会是读空了而DREQ还有效，又读了总线上残余的该数？EF后应该立马让DREQ无效。你就是按照将HF、EF做为时钟二选一电路来产生DREQ的吗？

如果你方便高速我你的手机好，我们可以用短信及时联系，如果短信写困难可以在发出邮件后发短信通知。
我的EF、HF信号的产生与你有区别，我是靠异步逻辑自动产生的，与LCLK无关。感觉你说的问题似乎不存在。因为数据不可能在总线上残存太久。请再检查。

qizhi我给你发了邮件

需要再设计一块PCI卡，LOCAL端有两个FIFO，一个用于PCI->LOCAL，一个用于LOCAL->PCI，还有一个器件需要PC通过9054设置。速率要求不高。这样可以吗？可是9054的LOCAL空间只有两个呀（不太想用9050或其它，不熟）而我需要3个。而且两个FIFO的片选怎么办？都必须做地址译码吗？（我现在一个FIFO就没管译码）

对，应该用地址译码，事实上，我已经这么做了。FIFO所占的地址空间很少。

qizhi你知道有没有-12V转-5V的变压器？

有许多种。
要开关式的还是线性的。线性的简单点就是7905。开关式的我还没有用过，但我相信一定可以找到，如MAXIM、TI等都应该有。
电流大时注意散热。电流不大也可以用稳压管加电阻实现。