verilog中是否一定要有输出

我敲了一个事件控制的例子，里面只有一个两个变量event  e1,e2;可是编译老通不过，错误是：
 project has no output or bidirectional pins in the top-level design file
我把这个简单的源程序贴出来，大家帮我看看

module event_control;
 event e1,e2;
 initial @e1 begin
$display("I am in the middle");
->e2;
 end

initial @e2
$display("I am in the last");

initial begin
 $display("I am the first");
->e1;
end

endmodule

没有输出的模块对编译软件来说相当于什么都没有，综合过程中会删除这些逻辑。