CPLD(EPM7128S)的IO用作输出时，其口结构是集电极开路加上拉电阻吗？

还是做过的那块PCI数据输出卡，PCI，驱动还有APP都完成了，但新的问题又出现了，这回是数据输出部分。
在PCI卡上，使用了一片CPLD实现9052的LOCALBUS写时序到视频FIFO（AL422）写时序的转换工作，同时，也用这片CPLD的两个IO，做串行数据发送的时钟信号(2M)和字同步信号(64K)。由于数据发送设备是在另一个机架上，因此用并口线连接，数据时钟信号和同步信号从CPLD出来，直接上线路连到另一机箱，连线长度大约1.5M。结果测试时，发现数据信号正常，但时钟信号和同步信号波形出现严重的畸变,上升沿如RC充电电路，下降沿陡直，但下降沿的底部低于地电位。并且，在同步信号的高电平部分，迭加有非常强的时钟信号的成分。
    拔去连线，在PCI卡输出插座上测信号，上述状态仍存在，但程度大大降低。
    分析这种现象，唯有CPLD输出为OC+上拉电阻时，才会出现。当信号上升沿时，输出三极管截止，上拉电阻开始对线路分布电容充电，因而会出现上升沿如充电电路的波形特征，下降沿时，输出接地，分布电容对地放电，也会造成下降沿底部电位低于地。而同步信号高电位期间，由于其高电位是由电阻上拉得到，内阻较大，易于吸收线间干扰，才会迭加上写时钟信号，而低电位期间阻抗极小，则不会被干扰。
    不知道我的分析对不对，查不到EPM7000S的IO结构的资料，故不放心，到这里请教大家。
    此外，要解决这个问题，是不是简单地为CPLD输出加一级驱动器即可？74HC04可行吗？

可以这样做，你也可以使用长线驱动器，好像是74161，记不太清了！

你在输出加个lcell看看还有没有这种情况。

在你的7128的各个电源对地接一些滤波电容，看看还有没有振铃现象。

7128的电源对地接有滤波电容，八个0.1uf；
lcell是什么东东？
1.5M的线路长度，有必要使用长线驱动器？

lcell是maxplus2里的一个元件,我也搞不动到底叫啥,但是那东西很有用,有时候引脚出问题之后接个lcell就搞定了(类似于隔离 ),试一试吧.

通常在这种场合应当使用差分驱动,并且除非是特定的场合,绝对不要用PLD直接作接口,通常PLD的此项指标非常差.

[编辑 -  6/4/02 by  jst7792]

催

谢谢大家，分不多，表表心意吧！