CPLD输出指标真差！太差了！

用PLD(EMP7128S-15)产生视频FIFO-AL422B的读写时序，PLD的输出直接用作AL422的读写时钟及读写许可信号输入（读时钟为2M,写时钟为20M），但缓存的数据读出后，总是出现随机的错误，由于没有逻辑分析仪，无法确定错误数据的特点，只能从器件本身上找原因。排除了逻辑错误的可能后，问题集中在芯片的电特性上，经查，AL422B管脚输入电容最大值为7PF，而EMP7128S的IO用作输出时，其结构为OC+上拉电阻，并且有网友介绍说上拉电阻的值为22K。
使用电路仿真软件Electronics Workbench5.0仿真20M频率下OC+22K上拉电阻输出负载7PF电容，输出端波形已成为近似三角波，且本应为0-5V的电压峰峰值,也只剩下0-1.8V。
为确认这个问题，将板卡从计算机上卸下，另接5V电源用示波器测量PLD到AL422B写时钟信号，结果与仿真结果稍有出入，波形类似为三角波，幅值却为1-3V。分析实测波形，逻辑低不为0,也许是因为PLD输出不完全是OC+上拉电阻，极有可能是输出三极管发射极对地接有保护电阻所致。
查AL422的DATABOOK，要求输入逻辑低最高为0.8，逻辑高最低为3V,虽然DATABOOK上没有明确对时钟信号边沿上升（下降）时间的要求，但从观察到的情况看，状态很差。时钟信号不符合要求，可能这就是导致数据出现随机错误的直接原因。

明天在PLD输出上加一级HC04做缓冲，希望可以彻底解决问题。TMD，板子已经改得象螃蟹了，看来这次实验过去，非重做不可了！

相同的模拟我也作了一遍,问题的确比我想象的严重.
建议换引脚兼容的altera其他pld,oc结构看来只能在低速低负载时工作良好.现在的pld采用oc输出的只是少数.

EMP7128S不就是altera的吗？不会吧，难道片子买错了？这不可能。
不过，我用的是15NS的片子，属于低速品种（在MAXPLUS2的芯片选择上有所区别），现在我的手上还有一片10NS的片子，不知道能不能满足要求。

我这里一般使用EPM7XXXAETC系列,50M左右运行,没有问题

邹杰老哥：
    22K上拉电阻是CPLD的输出口内置的，不过，这个值也是在这里听一个网友说的，我试图测量但没量出来。不过如你所说，如果真的是22K上拉，也可以在外面再接个上拉，等于并一下，减小阻值，但我想这并不是解决问题的根本办法。
    我的示波器是个老掉牙的货色，标称是40M带宽，但看20M的信号都要反复手工跟踪才能看清楚波形。您所讲的情况有这个可能，但通过示波器看到的结果和仿真结果可以互相映证，由不得我不信。

jst7792兄：你所说的EPM7XXXAETC系列，可以确定输出不是OC吗？其实EPM7XXXXS系列，其资料上也没有说它的输出就一定是OC，那都是分析得到的结论。您推荐的AETC系列，有没有详细的资料，尤其是对输出应用的数据。此外，您所说的工作在50M，包括输出信号么？
  谢谢。先送您些分表示感谢！

altera的CPLD 我没用过（TMD,太贵），我下午看了下资料，输出口应该是图腾柱，S系列可以配置成上拉，(编程时自动上拉)
建议你用ATMEL(同ALTERA兼容)，或XILINX的CPLD
如果你一定要加上拉电阻，那时间常数就是RC，上升沿一定是不陡的（但下僵沿很陡），这个RC电路你可以算算啊
你想想I/O如果做成OC，那CPLD还有个X用啊(那么5NS,10NS,15Ns都是骗人的了：）)，
我建议你还是好好再研究一下,去掉上拉，不知你看过单片机的I/O没有，P1,P2,P3也是内部上拉，但是它却处理的很好，（因为通过强弱两种上拉）
另外，74HC04缓冲是没用的，要用74hc14

兄弟，如果我的发言有点用，那就加点分把！

 :P

altera的编译器里有一项automatic open drain pins取消掉.
automatic fast io勾上.

受益非浅。我的好好查查 7128 以及 7系列的资料

对不起，我给过一次分，系统已经当这个贴子结了，对于后来朋友的帮助没法表示感谢了，对不起。

我现在也在用ALTERA的CPLD （EPM7128AETC-10，EMP7256AETC-7）
，特性非常好，我是工作在50M，系统里其他器件的时钟都是用它来提供的。我的输出脚没有加上拉之类的。

朋友我发现你总是喜欢把问题弄得复杂化