pci 设计求助

我在设计pci core 时发现 要是对慢速的ram访问时，当访问超过16个pci clk  ，则会发生retry现象，这样就无法读取ram，那位高人能否给指点一下，谢谢！

你用的是什么器件实现pci core ?

对，pci是有16个clk这样的限定的。你可以先用32bits register寄存你要写的数据，在16个clk内回复trdy_，就可避免问题了。

flyzhang 看来我们还可以共同讨论一些问题，能留下联系方式吗？

我用xilinx的fpga实现pci core，对eerom进行读写操作。不知道各位有何高见。

stroll我已给你去了一封信了。不知收到没有。你的eerom是多快的？

stroll:我刚用pci9052成功作了一块板子。对你的设计很感兴趣，能否把资料（原理图及pci core）共享，我可以给你提供pci9052的资料。

flyzhang
很是抱歉，我得263邮箱已经被停止，现在我得邮箱zhangyong_97@163.com 或者zhangyong@swip.com.cn
同时我得eerom用的是28c16。最好留下emial。
jpl1978
我不清楚你想要什么东西，最好留下email，我们好联系。

我已给你zhangyong@swip.com.cn的信箱发过信了，不知收到没有。我不知你读ram时卡能否预先得知你要读的地址。

兄弟，你的什么16个CLK限制是误人子弟。我做过PCI读EEPROM的，速度够慢了吧，当然是没问题的。至于PCI读EEPROM，我有现成做好的，我用的是读93C46，已经出货给一些客户做加密了。至于那位兄弟想拿9052跟别人换PCI Code，都不是同一层次上的东西，谁跟你换阿。有兴趣请联系我阿xdxq@163.net

不要那么早下结论好不好。误人子弟。pci规范既是讲第一个数据是16个clk,burst下往后是8个clk.否则一个设备岂不是拖住中线了？

我要的是你设计的原理图
email:jpl1978@163.com

kermit_shie：老兄 你说的用pci芯片访问eerom可以实现，那是你所用的pci芯片已经处理了这种操作，我现在做的是pci core，就是如何处理这种情况，相当于设计一个可以实现这种功能的芯片，还望得到你的帮助。

我也想要设计原理图，能发给我看看吗?
czl12@21cn.com

你们设计pci怎么那么麻烦？
我搞了一个，没费什么神，就搞掂了。
不过，不要用那些把技术搞得很神秘的公司的东西。
选供应商跟选老婆一样，想做老婆是吧，先得让试一下，这年代，
什么观念都得改了，否则，会被人搞死不知道。

这位仁兄说得就不对了，你们都知道用pci芯片，但是谁去试试设计pci芯片吗，我现在是设计pci接口芯片，考虑的肯定要多一些了。

?????

FlyZhang：你的错是说错了，首先你要分清PCI作Slave和作Master不一样。你知道有一种主板除错卡吗？可以实现单步功能，就是说每接到一个PCI周期就停下来，按板上的一个键，又跑一步。你说得没错，他的原理就是把PCI BUS停住。我用VHDL CODE做过这个东西。Stroll兄弟，其实我用的就是PCI VHDL CODE。如果大家想和我讨论什么，请mail我xdxq@163.net.我的QQ是6796245，欢迎和我讨论技术问题，stroll，你是版主吧，请多多宣传我的PISA02（PCI转ISA的芯片），价钱超低，50块。拜托了，谢谢

16个时钟读不到数据，必须终止、重试。这是协议规定的。请问你的
pci内核是自己编的，还是下载的，在那能下载哪？

肯定是自己编，可公下载的不能用，只能参考。