求救Verilog HDL

楼主^#

更多发布于：2003-03-11 21:52

我没学过Verilog HDL，下列表达看不懂，希望各位大侠帮忙解释一下。谢谢。
SA1.D = SLOW8 & PTBE0 & PTBE1 & (!PTBE2 # !PTBE3)
& (STATE6 # (STATE0 & PTADR & !WR & !RD))
# SLOW16 & PTBE0 & PTBE1 & (!PTBE2 # !PTBE3)
& (STATE6 # (STATE0 & PTADR & !WR & !RD))
# SA1 & ((WR # RD) # STATE7 # STATE1) ;

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jst7792

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沙发^#

发布于：2003-03-12 11:20

如果没看错,这应该是abel语言.

兄弟们,给点分吧

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yxlan73 驱动牛犊注册日期2002-12-01 最后登录2003-09-18 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-03-13 08:22 能解释一下吗？
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jst7792

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地板^#

发布于：2003-03-13 09:07

&:逻辑与
#:逻辑或
!:逻辑非

兄弟们,给点分吧

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vision 驱动牛犊注册日期2003-03-18 最后登录2004-10-02 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	地下室^# 发布于：2003-03-18 13:20 sa1是D触发器吗？如果是sa1.d是输入, 后面的其他东西是varialbe还是input或者node或者其他输出的话请参照jst7792的回复看一下吧：）（我不会vhdl,我是按照ahdl答复的，sorry）
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yxlan73 驱动牛犊注册日期2002-12-01 最后登录2003-09-18 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	5楼^# 发布于：2003-03-18 22:22 sorry，忘了说明一下，这是用PAL22V10的PLD逻辑等式。SA1是输出
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