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9054 的上拉电阻问题(急、急、急）
我用9054作为pci和一个数据采集电路作接口
9054的local bus部分的信号如ads#,blast#,ready#,wait#等 都被用来做fpga的采集时序控制用，而这些信号9054和fpga都是 双向的信号，三态时如果不上拉，fpga的时序肯定要出问题，而 9054的datasheet上说，除了用在嵌入式系统中，其他的应用都不 需要上拉，这是为什么，J mode 下除了edo/edi信号需上拉外，到底 还有哪些信号需要上拉或下拉，请高手指点。谢谢 |
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最新喜欢： kiki_m...
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沙发#
发布于：2003-04-26 11:01
上拉吧，应该没有坏处的?
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板凳#
发布于：2003-04-26 14:26
上拉是为了保证信号的正确性和稳定性.
能拉当然拉. |
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