s5933的FIFO工作于异步方式的时候，数据输出数据有效期取决于RD信号的低电平的时间，也就是说在RD的低电平期间，数据有效，我想把RD信号的下跳沿作为计数器的输入，（计数器的输出作为RAM的地址信号）可是我忽略了一个问题，就是时间延迟的问题，计数器的输出要过那么一小段时间才能变化，这样在RD低电平期间，有可能有两个地址信号，将导致数据存储的混乱。如果把上跳沿作为计数器的输入，数据的有效期实际上不可能和RD的低电平完全同步，在RD的高电平期间，也可能数据依然有效，还是会出现，一个数据，两个地址的情况。怎么解决，请赐教!
