怎样用VHDL实现READY信号的逻辑

READY应该在ADS信号的上升沿有效（0），再BLAST信号的上升沿无效（1），这是一个顺序进行的逻辑，
用VHDL不知道怎么才可以正确实现READY的逻辑控制
用
  SIGNAL temp:std_logic;
  process
     begin
          if ADS\'EVENT and ADS=\'1\' then
             temp<=0;
          elsif BLAST\'event and BLAST=\'1\' then
             temp<=1;
          else
             temp<=temp;
          end if;
     READY<=temp;
  end process;
可是总是出错，有什么地方错了吗，那位VHDL高人帮帮我！！！

参考一下：用二选一电路，选择这两个信号其中的一个作为时钟信号，具体根据DFF的输出，为1时选通ADS，为0时选通BLAST，DFF的输入为输出的非

在一个PROCESS中只能包含一个时钟信号（也就是那个 X\'EVENT AND X=?).
我在写程序时，没有管上升沿和下降沿，是看到他们的电平，也就是在检测到ADS低时就给出READY,BLAST低时就把READY拉高。

我是用VHDL来实现的阿，原理图设计没有用过
不过可以参考这种方法来试一下

应该用LCLK做为时钟啊。ADS和BLAST当条件就可以了