谁能救我,VHDL控制程序

楼主^#

更多发布于：2003-06-21 21:25

我自己编写了好几天了都不对，始终都是READY信号滞后
而且读写时读出的数据不正确
还有几天就要验收了，调不出来老师不让我毕业阿，现在很急的说
那位高人能帮我一下，给我一份好使的程序先，

分一定多给
万分感激
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kiki_m...

sharc2002 驱动牛犊注册日期2002-04-07 最后登录2013-05-07 粉丝0 关注0 积分5分威望32点贡献值0点好评度1点原创分0分专家分0分加关注写私信	沙发^# 发布于：2003-06-22 13:59 请问是控制什么？
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flying 驱动小牛注册日期2002-08-01 最后登录2016-06-19 粉丝0 关注0 积分197分威望70点贡献值0点好评度19点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-06-22 20:22 Ready#是一个双向的信号，你可以在9054的配置寄存器中设置它的工作方式。是不是你的配置的问题
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sandybull

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地板^#

发布于：2003-06-23 06:38

就是9054读写本地端的RAM时，需要使用9054的读写控制信号LW/R,ADS,Blast产生RAM的控制信号例如OE,CS
这里READY是由CPLD产生给9054的，表示本地端准备好
9054的databook中有一个时序图就是9054进行单周期度操作的时候，使用READY作为输入信号的阿

to flying
哪里有设置READY信号的阿，我没注意阿

[编辑 - 6/23/03 by sandybull]

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green_pine 驱动太牛注册日期2002-10-22 最后登录2019-06-10 粉丝3 关注0 积分48分威望599点贡献值1点好评度144点原创分0分专家分0分加关注写私信	地下室^# 发布于：2003-06-23 10:04 可以想办法把ready提前
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sandybull 驱动牛犊注册日期2002-09-30 最后登录2003-11-03 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	5楼^# 发布于：2003-06-23 10:19 怎么提前啊如果使用时钟上升沿同步，会导致输出延时一个周期，这样肯定不行，READY和BLAST信号相差很多了，读数全都是FFFF 如果使用时钟下降沿同步，会导致输出延时半个周期，这样也不行，读出来的数据基本上只有一半正确，还有一半都是不对的
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flying 驱动小牛注册日期2002-08-01 最后登录2016-06-19 粉丝0 关注0 积分197分威望70点贡献值0点好评度19点原创分0分专家分0分加关注写私信	6楼^# 发布于：2003-06-23 23:19 LBRD1 的Bit6 ：Memory Space 1 TA#/READY# Input Enable. LBRD0 的Bit6 ：Memory Space 0 TA#/READY# Input Enable. 你可以设定的。在PCI9054 DataBook的11-24和11-28
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flying

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7楼^#

发布于：2003-06-23 23:21

怎么提前啊
如果使用时钟上升沿同步，会导致输出延时一个周期，这样肯定不行，READY和BLAST信号相差很多了，读数全都是FFFF
如果使用时钟下降沿同步，会导致输出延时半个周期，这样也不行，读出来的数据基本上只有一半正确，还有一半都是不对的

也不一定要和PCI9054 DataBook 上的时序一模一样的，只要Ready#和数据对准就可以了。我就是这样子的！

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