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关于LCLK的使用方法，这样如何？
谢谢各位支持！
请教： 可否这样认为：上电启动PLX9054时可以不提供LCLK，当FPGA加载成功后，晶振通过FPGA输出给LCLK，FPGA与PLX9054的LOCAL BUS相连，进而实现对卡上FIFO的读写，此方案可行？此方案的目的是为了减小LCLK超前FPGA控制信号对高速数据的影响。FPGA 采用XCS20XL-4，速率能否达到100MHZ（串行数据）？ |
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沙发#
发布于：2003-07-21 23:22
既然你需要LCLK,为什么不将晶振的输出通过74ls244或74ls245缓冲后直接连到9054的局部时钟，而是通过FPGA呢？
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板凳#
发布于：2003-07-22 08:43
既然你需要LCLK,为什么不将晶振的输出通过74ls244或74ls245缓冲后直接连到9054的局部时钟，而是通过FPGA呢？ 高速时钟信号通过这种芯片以后信号品质只会更差,还不如不用. |
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地板#
发布于：2003-07-22 08:47
谢谢各位支持！ 上电的时候如果9054没有时钟，系统将不能启动，直到你的FPGA配置完成输出为止，个人认为这个方案非常不合理。 100MHz如果是内部工作频率，应该有可能（这个芯片我不太清楚，我用过的都可以），但如果考虑引脚输入输出延迟，一般做不到。当然如果你能够采用合理的设计方法，还是可以做到的。 |
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地下室#
发布于：2003-07-22 09:24
[quote]谢谢各位支持！ 上电的时候如果9054没有时钟，系统将不能启动，直到你的FPGA配置完成输出为止，个人认为这个方案非常不合理。 100MHz如果是内部工作频率，应该有可能（这个芯片我不太清楚，我用过的都可以），但如果考虑引脚输入输出延迟，一般做不到。当然如果你能够采用合理的设计方法，还是可以做到的。 [/quote] 松涛可否说得清楚一些，“上电时9054没有时钟，系统将不能启动” 应该是指pci时钟吧，我想不应该是局部时钟，不知我的理解对不。 |
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5楼#
发布于：2003-07-22 09:47
[quote][quote]谢谢各位支持！ 上电的时候如果9054没有时钟，系统将不能启动，直到你的FPGA配置完成输出为止，个人认为这个方案非常不合理。 100MHz如果是内部工作频率，应该有可能（这个芯片我不太清楚，我用过的都可以），但如果考虑引脚输入输出延迟，一般做不到。当然如果你能够采用合理的设计方法，还是可以做到的。 [/quote] 松涛可否说得清楚一些，“上电时9054没有时钟，系统将不能启动” 应该是指pci时钟吧，我想不应该是局部时钟，不知我的理解对不。 [/quote] 是指局部时钟。 |
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6楼#
发布于：2003-07-22 10:46
肯定？
上电时9054没有局部时钟，系统将不能启动？ 另外：通过FPGA输出LCLK,是为了增加延时，因为所有LOCAL BUS的接口信号都经过FPGA。 |
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7楼#
发布于：2003-07-22 10:55
[quote][quote][quote]谢谢各位支持！ 上电的时候如果9054没有时钟，系统将不能启动，直到你的FPGA配置完成输出为止，个人认为这个方案非常不合理。 100MHz如果是内部工作频率，应该有可能（这个芯片我不太清楚，我用过的都可以），但如果考虑引脚输入输出延迟，一般做不到。当然如果你能够采用合理的设计方法，还是可以做到的。 [/quote] 松涛可否说得清楚一些，“上电时9054没有时钟，系统将不能启动” 应该是指pci时钟吧，我想不应该是局部时钟，不知我的理解对不。 [/quote] 是指局部时钟。 [/quote] 真牛呀，我刚才用我的9054rdk板验证了一下，拔掉晶振板子自检通不过。 |
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8楼#
发布于：2003-08-04 22:46
大胆试吧。不过有时问题很奇怪
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