我的设计草图，请大家提意见

数据采集卡，1394接口的。

设计示意图（附件）。


已经基本做好了电路设计，正在用verilog编cmu的电路。

请大家提提意见。

你的fifo和ram分别事干什么用的，12lv01中的vcc5v接3。3也可以吗

I store the incoming data into the FIFO(converting  12bits*8  to 32 bits*3), after I write the header of my isochronous pachage, I follow the data from FIFO.

ram is used to store internal register. There may be not enough registers to use in the ispLSI 5256v. If enough, RAM may be not necessary. :)  

I store the incoming data into the FIFO(converting  12bits*8  to 32 bits*3), after I write the header of my isochronous pachage, I follow the data from FIFO.

ram is used to store internal register. There may be not enough registers to use in the ispLSI 5256v. If enough, RAM may be not necessary. :)  


The VCC terminal of TSB12lv01b can be connected to 3.3V.
It seems you already have the reference schamatic from TI. Just connect chip as it shows. It is bound to be right.

有朋友告诉我打不开。再发一次。

ispLSI 5256V is one CPLD? MCU ?

怎么就只有框图啊？那原理图呢？
有没有参考TI的图啊？

TI参考中，有些东西好象找不到了吧？
TSM320C54,M210,M540?

我的tsb41ab1和tsb12lv01b时参考的ti给的原理图画的。
后面的都是参考芯片的资料设计的原理图。

5256v是一个epld的芯片。我编程让他实现cmu的功能。我这里只有epld的开发环境，所以先拿他作吧。以后再改进。

最近准备使用tsb41ab3代替tsb41ab1。
只是多了两个端口，其他的应该不用改。

roc999好久不见，你把IEEE1394英文的规范给我上传一份到
ftp://166.111.104.5/incoming/ 上吧。

传好给我发个信道rifter@sina.com告诉我在什么地方
谢谢啦

再给你一个地址，刚才的好像不好用

ftp://210.25.8.112/Incoming/

5256好像只有2万门吧，不知道你是如何编写对tsb41ab1和tsb12lv01b的配置的，出现异常怎么解决的