并口开发中，把控制口译码，但是读电平有问题，请指教！

楼主^#

更多发布于：2004-11-03 11:37

我把控制口的低4位（slin ini auto str）拿来作为FPGA的译码信号，这种情况下写入数据都是正确的，但是读取数据出错，读取数据时，我分四种状态，控制口bit5置为1，bit3－－0还是参与译码。请问有什么漏洞？为什么读出来得数据是上次写入的数据（并口电平无法拉高或拉低！）？

谢谢，各位大侠请多指点啊

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cellee 驱动牛犊注册日期2004-11-03 最后登录2008-10-29 粉丝0 关注0 积分2分威望10点贡献值0点好评度8点原创分0分专家分0分加关注写私信	沙发^# 发布于：2004-11-03 11:38 在线等啊！！！！！！
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并口开发中，把控制口译码，但是读电平有问题，请指教！

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