请教版主，往fpga里写过c程序吗？(150分)

还没碰到过有这方面经验的，
有一个c算法，不知道能不能直接写？
还是要做什么转换工作？
对c source有没有要求。要不要做改造？
要干这件事到完成大约需要多长时间才够？





[编辑 -  3/21/03 by  moqingsong]

晕倒

晕倒

来，扶你一下。
小心点。。。

[编辑 -  8/23/02 by  moqingsong]

目前已经开始有C语言的编译器,但不成熟.目前硬件描述语言还是verilog或vhdl是主流.

目前已经开始有C语言的编译器,但不成熟.目前硬件描述语言还是verilog或vhdl是主流.

怎么个不成熟法？对语法有特殊要求么？

这问题难度太高了。
把分数加到150吧

[quote]目前已经开始有C语言的编译器,但不成熟.目前硬件描述语言还是verilog或vhdl是主流.

怎么个不成熟法？对语法有特殊要求么？ [/quote]
不是语法
是对编译器有特殊要求

[quote][quote]目前已经开始有C语言的编译器,但不成熟.目前硬件描述语言还是verilog或vhdl是主流.

怎么个不成熟法？对语法有特殊要求么？ [/quote]
不是语法
是对编译器有特殊要求
 [/quote]
愿闻其详。

打算用c来做
我想主要是能和pc机上的c一起联合开发
现在的硬件系统都是软硬结合的很紧密的
可能有些部分用硬件实现的效果好
有些用pc机实现好
这样就要求编译器能自动识别出哪部分用硬件实现
哪部分用pc来实现

打算用c来做
我想主要是能和pc机上的c一起联合开发
现在的硬件系统都是软硬结合的很紧密的
可能有些部分用硬件实现的效果好
有些用pc机实现好
这样就要求编译器能自动识别出哪部分用硬件实现
哪部分用pc来实现
 

现在的算法是这样，标准c的程序模块，支持各种常见平台。这一部分有一些是可得的公开原码，有一些是我们自己的改进版。已经是一个成熟产品了。
但因为里边的有几个算法模块非常复杂，用软件已经实现，但感觉速度有些慢，还有因为是网络安全方面的算法，可能更倾向于使用硬件。
其中几个算法模块是很容易单独分离出来的。
当然，我想外围的几个接口还是需要自己定义。
大约是1。proc start
2.data ready/busy
3.ad0-？
4.clock
5.chip enable/disable
6.data/add
........

里面的算法纯粹是一些数据处理。没有需要和外边交互的。
当然，可以使用vhdl等硬件描述语言重新设计算法实现。
但那样的话，设计时间势必很长，而且几个核心处理模块已经做的非常独立了。我觉得有可能可以直接转换过去。
不知道哪位有这方面的经验没有？

如果改成veriloghdl并不是太麻烦
现在国外好像也正在研制c的编译器
还不成熟，而且特别贵

如果改成veriloghdl并不是太麻烦
现在国外好像也正在研制c的编译器
还不成熟，而且特别贵

我这样理解不知对不对：
1。c->vhdl比 c->veriloghdl要复杂
2。如果不用c得编译器做转换的话，自己把它改成veriloghdl是一个比较正确的选择。而不是vhdl.
顺便问一下，
现在国外正在研制的c编译器
特别贵
大约是一个什么价位数量级呢？几十万人民币？几百万？
还有一个问题：
一个大约50万行的c,如果改成veriloghdl大约需要多长时间？
给一个大约的概念就好。

[编辑 -  8/24/02 by  moqingsong]

目前有两种相对成熟的硬件C语言：systemC
和Handle-C
以前听说要百万美金
现在不清楚需要多少钱

我觉得转化到verilog比较容易一些
毕竟和c语言比较接近，从语法上也相近
对于50万行的c源程序转化成verilog耗时我估计不太好
我一个月可以做出2万门的设计，大概也就1～2千行的verilog源程序
（我是用原理图设计的）
我想5个人来做的话需要6个月时间（一直到仿真验证完毕）

150分啊
我来回答

要是你想干点实事， 你就别想c语音了
要是你想让哪个资本家给你投资，就不要用什么VHDL， verilog啦

哈哈

听说systemc可以免费下载
可是那个综合工具可就价钱不低乐

http://www.celoxica.com/news/press_releases/press_release_053.htm
你到这里下在一个DK1,支持C-->Vhdl.

快送分啦

快送分啦

你怎么这半天才站起来呀。
 :)
小心点别再摔倒。 :D

http://www.celoxica.com/news/press_releases/press_release_053.htm
你到这里下在一个DK1,支持C-->Vhdl.

谢谢zhaoyan。已经给他们寄了申请信了（好像不能在线下载）。
但愿他们有兴趣给我寄评价版cd-rom。虽然只有30天。但我已经非常满足了。

好像是评价版没有vhdl输出功能。
快点寄来吧。
Thank you for registering your interest in the Celoxica DK1 Eval.

This is an evaluation version of the Celoxica DK1 design suite that is
restricted to compilations for simulation only.  This restricted version of
the DK1 design suite has no EDIF or VHDL output capability.

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