lsn_061，有没有这方面的经验共享一下？：）

你贴的那个PCICORE好大啊，是用AHDL写的呃，是个大全类的东东吧？望之而却步啊，偶们还是从根部用VHDL慢慢实现起来好一些，先理解原理再去设计，比直接看代码来的快，何况代码是AHDL呢，你说呢？。

请教版主一个问题，PCI总线的状态机是从PCI协议里的那些时序图中整理出来的吗？如果是的话，能否介绍一下思路啊。我想这个也许更重要，更有用些吧。

我也是在降成本的情况下完成了PCI SLAVE 33M 32BIT的卡(PLD和FPGA)都做过.可惜代码是公司的资产,不能公布,不过我觉得重要的是实现读写状态机和配置空间的实现是最重要的.只要你能把这两项真正理解了,其实也很简单.

没有关系niwenchuan..请以后多来支持，主要问题说清楚就好了..
 :P,还有楼主，我没什么实践经验，那好，您说得对，正跟您学者呢.... ;)

状态机，状态机......

支持！！！

谢谢............. :cool:

没人告诉偶怎么直接用VHDL做层次化设计？ 哼！偶自己去学：( 。学完了接着往下下设计。有耐心的等两天，到时共享所学~~~

楼主是好人 :P

不太懂，支持一下：

软核、固核和硬核的概念以及重用
上一节中介绍了软核的概念，下面再介绍一下固核(Firm Core)和硬核(Hard Core)的概念。在某一种现场可编程门阵列(FPGA)器件上实现的，经验证是正确的总门数在5000门以上电路结构编码文件，称之为“固核”。在某一种专用集成电路(ASIC)器件上实现的经验证是正确的总门数在5000门以上的电路结构版图掩膜，称之为“硬核”。
显而易见，在具体实现手段和工艺技术尚未确定的逻辑设计阶段，软核具有最大的灵活性，它可以很容易地借助EDA综合工具与其它外部逻辑结合为一体。当然，由于实现技术的不确定性，有可能要作一些改动以适应相应的工艺。相比之下固核和硬核与其它外部逻辑结合为一体的灵活性要差得多，特别是电路实现工艺技术改变时更是如此。而近年来电路实现工艺技术的发展是相当迅速的，为了逻辑电路设计成果的积累，和更快更好地设计更大规模的电路，发展软核的设计和推广软核的重用技术是非常有必要的。新一代的数字逻辑电路设计师必须掌握这方面的知识和技术。

Verilog HDL设计流程简介
自顶向下(Top-Down)设计的基本概念
现代集成电路制造工艺技术的改进，使得在一个芯片上集成数十万乃至数千万个器件成为可能。但很难设想仅由一个设计师独立设计如此大规模的电路而不出现错误。利用层次化、结构化的设计方法，一个完整的硬件设计任务首先由总设计师(Architect)划分为若干个可操作的模块，编制出相应的模型(行为的或结构的)，通过仿真加以验证后，再把这些模块分配给下一层的设计师。这就允许多个设计者同时设计一个硬件系统中的不同模块，其中每个设计者负责自己所承担的部分；而由上一层设计师对其下层设计者完成的设计用行为级上层模块对其所做的设计进行验证。为了提高设计质量，如果其中有一部分模块可由商业渠道得到，可以购买它们的知识产权的使用权(IP核的重用)，以节省时间和开发经费。图1-3为自顶向下(TOP-DOWN)的示意图，以设计树的形式绘出。
自顶向下的设计(即TOP-DOWN设计)是从系统级开始，把系统划分为基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用EDA元件库中的基本元件来实现为止。
对于设计开发整机电子产品的单位和个人来说，新产品的开发总是从系统设计入手，先进行方案的总体论证、功能描述、任务和指标的分配。随着系统变得复杂和庞大，特别需要在样机问世之前，对产品的全貌有一定的预见性。目前，EDA技术的发展使得设计师有可能实现真正的自顶向下的设计。
层次管理的基本概念
复杂数字逻辑电路和系统的层次化、结构化设计隐含着对系统硬件设计方案的逐次分解。在设计过程中的任意层次，至少得有一种形式来描述硬件。硬件的描述特别是行为描述通常称为行为建模。在集成电路设计的每一层次，硬件可以分为一些模块，该层次的硬件结构由这些模块的互连描述，该层次的硬件的行为由这些模块的行为描述。这些模块称为该层次的基本单元。而该层次的基本单元又由下一层次的基本单元互连而成。如此下去，完整的硬件设计就可以由图1-3所示的设计树描述。在这个设计树上，节点对应着该层次上基本单元的行为描述，树枝对应着基本单元的结构分解。在不同的层次都可以进行仿真以对设计思想进行验证。EDA工具提供了有效的手段来管理错综复杂的层次，即可以很方便地查看某一层次某模块的源代码或电路图以改正仿真时发现的错误。
具体模块设计编译和仿真过程
在不同的层次做具体模块的设计所用的方法也有所不同，在高层次上往往编写一些行为级的模块通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现。因而综合及其以后的步骤往往不需进行。而当设计的层次比较接近底层时，行为描述往往需要用电路逻辑来实现。这时的模块不仅需要通过仿真加以验证，还需进行综合、优化、布线和后仿真。总之具体电路是从底向上逐步实现的。EDA工具往往不仅支持HDL描述也支持电路图输入,有效地利用这两种方法是提高设计效率的办法之一。图1-4的流程图简要地说明了模块的编译和测试过程：
可以看出，模块设计流程主要由两大主要功能部分组成：
1) 设计开发：即从编写设计文件→综合到布局布线→投片生产这样一系列步骤。
2) 设计验证：也就是进行各种仿真的一系列步骤，如果在仿真过程中发现问题就返回设计输入进行修改。
优化、映象、和布局布线
由于各种ASIC和FPFA器件的工艺各不相同，因而当用不同厂家的不同器件来实现已验证的逻辑网表(EDIF文件)时，就需要不同的基本单元库与布线延迟模型与之对应才能进行准确的优化、映象、和布局布线。基本单元库与布线延迟模型由熟悉本厂工艺的工程师提供，再由EDA厂商的工程师编入相应的处理程序，而逻辑电路设计师只需用一文件说明所用的工艺器件和约束条件，EDA工具就会自动地根据这一文件选择相应的库和模型进行准确的处理从而大大提高设计效率。
 :P

看你们老在讲quartusII，莫非你们都买了正版？我在网上怎么找不到啊？（只找到4.0的破解文件，找不到相应的安装程序）。
帮帮忙啊。

偶用VERILOG HDL写了32位从模式的PCI核，不过目前只支持IO读写，请问各位写内存读写和IO读写的区别主要在哪？

是不是内存读写不支持单数据读写，只支持突发数据传输？
因为PCI2.2协议这么写到：在任何存储器交易中发出的起始地址是在数据段中在AD[31：2]上出现的一个双字，它的AD[1：0]用作存储器突发地址顺序。IO空间必须译码完全的32位地址。换言之，内存只能寻址到双字，IO可以寻址到一个字节。不知偶的理解是否正确，请大家指教。

内存操作通过和be信号配合可以访问到字节。模块化设计很好。

可是CBE在内存访问中的定义好象不同于IO访问，AD[1：0]决定了猝发顺序，

00                 线形增加
01                 高速缓存线触发器模式
1X                 保留

寻高人合作开发一项目,原ISA产品要升级为PCI，最好是用CPLD或FPGA做，具体情况请妹儿细谈，请速于我联系！！shineiq@163.com

[编辑 -  2/23/05 by  shineiq]

lllggg同志，你做得非常棒，请您继续啊，谢谢谢谢！

言简意赅！真真的高手！崇拜！

come on！！

急聘FPGA/CPLD开发高手，www.leaddo.com