请高手帮助我关于XILINX fpag 在管脚约束的问题

我在使用FUNDATION4.1开发XILINX SPARTAN2芯片时,如果一个管脚的信号是一个敏感信号,(使用if xx =\'1\' and event),可是在IMPLEMENTATION 中对管脚约束后,执行IMPLEMENTIATION却报告这个管脚不能被使用,好像这个信号只能出现在全局时钟脚上,不知道如何分配此管脚到一般管脚上,请高手指点 :(

看看ucf文件，管脚分配只能在io上，估计这个你是将管脚分配到了全局时钟上了。

也可以不连到GCK上，但要用一个信号量转一下

加约束！！！
在VHDL里面的实现方法：
在信号定义那部分里面
attribut clock_buffer : string;
attribut clock_buffer of signal_name is “{bufgdll|ibufg|bufgp|ibuf|none}”;
你选择其中一个就行了。
假如有一条
if ckr\'event and ckr=\'1\' then
....
而ckr是一个端口，你有不想其用BUFG。
则这样写
attribute clock_buffer : string;
attribute clock_buffer of ckr is \"ibuf\";

请给分，如果对你有帮助！

看不明白，说详细些吧。

在VHDL里面：
use XXXX;
library yyyy;

entity zzz is
     port(
          ckr : in std_loic;
          xxxxxxx
         );
end zzzz;

architecture rtl of zzz is

attribute clock_buffer : string;
attribute clock_buffer of ckr is \"ibuf\";
.............
begin
 .....
end;
XILINX的FPGA/CPLD的约束都可以使用这种语法实现。你可以参考其约束编辑器那份文档，好象有900多页（估计没人能全部看完哦）。有些东西停有用的，你可以看看。还有问题，发email给我。

不行呀，报 SYNTAX ERROR,是不是要加库呀，我用的是SPATAN 2 芯片，
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity div2 is
    Port ( clk :  in std_logic;
 RESET : in std_logic;
 sig1:   out std_logic
 );
end div2;

architecture behavioral of div2 is
attribute clock_buffer:string;
attribute clock_buffer of clk is \"IBUF\";

signal COUNT1:std_logic_vector(3 downto 0);

begin

   count1proc:
      process (clk, RESET)
begin
   if RESET=\'1\' then
            COUNT1 <= \"0000\";
  elsif clk=\'1\' and clk\'event then  
     COUNT1 <= COUNT1 + 1;
end if;
      end process count1proc;
sig1<=COUNT1(2);
end behavioral;