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powerlogic使用中总线的问题，请大侠解答！
powerlogic使用中总线的问题，请大侠解答！
我在使用powerlogic画原理图的时候从芯片逻辑封装的管脚连connection到总线的时候总是经常提示 “connection can\'t tie to bus this way” 但是有时用同样方法连一条直的connection到总线又能成功 请问这是什么原因？还是在连线到总线的时候有什么规则亦或其他？ 请帮忙解答，谢谢！ |
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沙发#
发布于：2003-06-12 21:08
是不是没有加入网络标号呢？
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板凳#
发布于：2003-06-13 21:47
是根本就连不上啊，还没达到让输入网络标号那一步啊
拜托楼上的再给看看 thx |
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地板#
发布于：2003-06-17 19:37
我很少用powerlogic画原理图的,不过按照protel的逻辑,画总路线是一个工具项,总线分支又是一个工具,这个原因应该不是大问题的,你再查点资料看看使用方法
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