请教：Can\'t mix posedge/negedge use with plain signal references？？

YeeEe 驱动牛犊注册日期2003-01-17 最后登录2003-06-16 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	阅读：3356回复：2 请教：Can\'t mix posedge/negedge use with plain signal references？？楼主^# 更多只看楼主倒序阅读发布于：2003-06-15 22:05 用synplify综合一段verilog代码在always @ (posedge clk_in or reset) 语句处提示 Can\'t mix posedge/negedge use with plain signal references 那样的话，该怎么写才好？
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atuhappy

驱动老牛

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沙发^#

发布于：2003-06-16 10:49

always @ (posedge clk_in or negedge reset)

在一回首间，才忽然发现，原来，我一生的种种努力，不过只是为了要使周遭的人都对我满意而已。为了要博得他人的称许和微笑，我战战兢兢得将自己套入所有得模式，所有的桎梏。走到中途，才忽然发现，我只剩下一副模糊得面目，和一条不能回头的路...

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YeeEe 驱动牛犊注册日期2003-01-17 最后登录2003-06-16 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	板凳^# 发布于：2003-06-16 16:27 谢谢，我也找到了
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