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20楼#
发布于：2003-07-02 08:38
这个是导出的PCB
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21楼#
发布于：2003-07-02 18:18
请问，在MAXPLUSII中，在哪儿可以设置管脚为上拉状态。
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22楼#
发布于：2003-07-02 18:32
DDB弄不下来，可能太大，你把SCH贴来一下。我用的是QUARTUS软件。
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23楼#
发布于：2003-07-02 18:51
在QUARTS中有设置管脚上拉的选项吗？MAXPLUSII应该与它相似的。
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24楼#
发布于：2003-07-03 12:48
a
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25楼#
发布于：2003-07-03 16:07
版主，给点提示吧！
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26楼#
发布于：2003-07-03 17:06
quartus里有，再device选项里边，max很就没用了，应该也有，具体在那里不清楚，应该和device选项有关 |
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27楼#
发布于：2003-07-03 17:18
你的tdo,tdi需要连接起来
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28楼#
发布于：2003-07-03 17:21
tdi和tdo连接起来的作用是什么？
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29楼#
发布于：2003-07-03 17:24
pci规范149页有说明
Boards that do not implement JTAG Boundary Scan are required to connect TDI and TDO (pins 4a and 4b) so the scan chain is not broken. |
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30楼#
发布于：2003-07-04 13:58
可是我看了一个好用的板子，它的TDI和TDO是没有连在一起的。
我的板子现在能正常配置了，但是还是找不到卡，是否一定是PCI接口程序的问题了？版主，能不能帮我看一下，方便的话，我把程序传给你。^_^ 非常感谢各位！！！！！！！！ |
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31楼#
发布于：2003-07-04 17:48
我正在对你所说的上拉问题进行研究，我用的是APEX20K，我对比了它和ACEX1K的文档，他们的I/O结构基本相同。在文档里并没有说可以设置某个PIN为上拉状态，只是说在配置过程中PIN为50K左右的电阻WEAK PULL-UP。QUARTS II里也没有设置上拉的选项，只有设置电平模式的选项（在ASSIGN PIN里）。通过对文档的分析，我认为如果某个管脚不用，它就会被微弱地上拉。
从你的描述分析，IRDY#在配置后被拉低，说明你的程序有问题，如果你的PCI卡为SLAVE模式，IRDY应当为输入信号，输入信号在配置完之后是不会被拉低的；这说明你将该PIN做输出了。如果你的PCI也支持MASTER模式，IRDR#可以为输出，但你必须查看总线是否允许（GNT#），即使允许，你用完也要释放，你老占着PCI总线，当然会死机。 所以你再仔细看一下你的VHDL设计文档。 |
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32楼#
发布于：2003-07-04 18:27
肯定不是程序的问题，我使用了两个程序进行测试，一个是将IRDY设置为输入，一个为保留，配置后都发生死机现象。后来，我在保留IRDY的程序中，将此管脚设置为高电平，就不在死机了。现在配置后死机问题已经解决了，但计算机就是还不能找到卡。
我听别人说过，XINLIX公司的芯片存在着管脚上拉的选项，如果不上拉会出现此类问题。 |
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33楼#
发布于：2003-07-08 19:24
版主，硬件有问题吗？
有关于FPGA开发PCI方面的资料吗？ 我现在正调试VERILOG HDL程序，时序方面也比较麻烦。 |
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34楼#
发布于：2003-07-08 22:12
在ACEX1K的速度等级设为－1级时，仿真正常，在－3等级时不正常，且将CLK周期加大50NS后可以，请问程序应该做怎么样的修改使其能正常应用？
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35楼#
发布于：2003-07-14 13:28
版主：硬件有问题吗？
另外，ACEX1K－3等级的可以做PCI接口芯片吗？如果不行我准备换芯片了。 |
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36楼#
发布于：2003-07-17 23:50
有人看过PCI的时序吗？能不能给说一下几个输入信号的波形。谢谢
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37楼#
发布于：2003-07-18 10:34
有人看过PCI的时序吗？能不能给说一下几个输入信号的波形。谢谢 规范上好像有一点，另外pci ip core里也有例子 |
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38楼#
发布于：2003-07-18 11:08
我用逻辑分析仪看到的CLK波形和IRDY信号是不正常的，而且DEVSEL和TRDY信号在没有将程序写入之前就有了，不知道是怎么一回事？
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