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问:FPGA? give me a hand,thanks!
我想熟悉一下FPGA的开发环境,准备实现一个较简单(对于我当然难了)的功能,找一个同步,我想问问高手们,想我这样初次实践设计是用电路图还是VHDL好入门呢?这两者我都处于理论水平.谢谢各位大侠指点!
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沙发#
发布于：2003-08-21 13:26
入门就用图好了，至少图你很清楚啊！ :D
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板凳#
发布于：2003-08-21 14:27
谢谢flytomoon!
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地板#
发布于：2003-08-21 14:51
不客气
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地下室#
发布于：2003-08-21 15:19
最好不要用图，直接用verilog,听我的没错
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5楼#
发布于：2003-08-22 08:22
我也比较赞成用verlog，因为用verilog，很多软件都可以生成图。这样熟悉了语言，毕竟，你以后做大点东西还得用语言，而不是图。
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6楼#
发布于：2003-08-22 08:52
兄弟，初学者还是图直观些，以后当然是VERILOG了！ :D
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7楼#
发布于：2003-08-22 11:39
用图对设置者要求很高
必须对数字电路非常熟悉 用语言要求相对要低一点，当然熟悉数字电路对你设置有很大 帮助 用图毕竟已经落伍的东西了，难道也比较大，对刚入行的人来说可能会打击学习的兴趣的。 还是直接用语言要好点 现在设置没有几个用图了 |
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8楼#
发布于：2003-08-22 15:32
如果你对图了解的不够深刻，可以想象你语言综合出来的东西不会很好
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9楼#
发布于：2003-08-25 13:33
如果你对图了解的不够深刻，可以想象你语言综合出来的东西不会很好 同意！ |
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10楼#
发布于：2003-08-25 21:53
[quote]如果你对图了解的不够深刻，可以想象你语言综合出来的东西不会很好 同意！ [/quote] 同意again ! 很多人写的代码一塌糊涂，原因在于，把hdl设计当作纯软件开发了。 |
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11楼#
发布于：2003-08-29 09:36
我就是用图，至少在作组合逻辑的时候可以照顾到很多细节，用语言会出来许多莫名其妙的问题。
可能我就属于那种干不成大事的人吧，哈哈。 |
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12楼#
发布于：2003-08-29 09:40
如果你对图了解的不够深刻，可以想象你语言综合出来的东西不会很好 同意，其实作这个就是数字电路功底的问题。 |
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