求救，不过问的比较弱，

常常看到关于时钟，比如说，CLB中两个边沿触发的D触发器，它们有公共的时钟，可以配置为上升沿触发或下降沿触发，在讲解IOB时，又说IOB控制的引脚被定义为输入时，D触发器有可通过编程确定时边沿触发还时电平触发，且由于配置有独立的始终，可任选上升沿或者下降沿有效。这个时钟是怎么回事？不是每个FPGA芯片有一个时钟吗？怎么还每个部分都有自己的时钟？
还有“CLB主要由逻辑函数发生器、触发器和数据选择器等电路组成，逻辑发生器为G、F、H，输出为G’、F’和H’，G，F还可以坐为器件内告诉RAM或小的可读存储器使用，由信号变换电路控制，当信号变换电路设置存储功能无效时，G和F作为组合逻辑幻术发生器用，当信号变换电路设置存储器功能有效时，坐内部存储器使用。此时G1-G4相当于地址输入信号A0-A3。”这一段我不明白如果F，G作为内部RAM使用，它里面存储什么？难道是象普通的RAM使用？那我们怎么去读/写某个F或者某个G的RAM啊。

不是吧，连有兴趣看的人都没有啊！

这位同学的问题怪头怪脑底，能不能说一下是哪个厂家的什么芯片？各个厂家对自己产品内部模块的定义都不相同的。
一个FPGA怎么可能只有一个时钟呢？
偶的错别字已经够多的了，你比偶还多，看得好累噢。

lllggg,不好意思啦，我会小心不打错别字的。
我是在看FPGA设计及应用（作者褚振勇，翁木云）时，第一章FPGA基本结构的时候看到的啊，书上是以XC4000系列为例子的，不过看样子应该一般的FPGA都是这个样子的吧。

建议你用什么芯片就看相应介绍和使用它的书籍。
FPGA的基本原理是相同的，但各个厂家的具体实现结构有很大不同。
一般而言，每个FPGA都有若干个全局个全局时钟，它们的走线比较特殊，内部延迟时间较短，可用于片上的系统时钟。各个模块的基本逻辑单元也可以选择局部的时钟，比如由组合逻辑输出的信号作为时钟（不推荐）。
FPGA内部的RAM是可以当普通RAM用的，当然不需要自己去设计，只要调用设计好的模块就行了――这需要熟悉厂家的开发工具。

谢谢lllggg的讲解，