【EPM7128的怪问题∪】？？？？？？？？？？

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity inaout is
port (clk,href:in std_logic;
         din:in std_logic_vector(7 downto 0);
         ifclk,slwr：  out std_logic;    
         dout：  out  std_logic_vector(7 downto 0)
      );
end inaout;

architecture inaout_arch of inaout is
begin

process(clk)
begin
if rising_edge(clk) then
dout<=din;
end if;
end process;

ifclk<=clk;
slwr<=href;

end inaout_arch;


大家好，我使用的是EPM7128SLC84-10，我现在想用这个东西做数据传输，8位的数据线，我现在写了个最简单的程序作为测试，从程序上看我就是把3个信号用CPLD进行中转，因为想达到相同的延时。

其中clk是作为全局时钟的，是由CMOS摄像头提供的24M的3.3V峰值的方波信号，我手动分配管脚分配在pin 83上。因为就1个时钟，所以pin 2没有用，悬空（但是有人说不用的话要接地）

现在的问题是，我就用上面的这个程序进行数据传输，我用示波器看ifclk管脚，上面的信号和clk完全不一样非常的差，而且减弱了不少。然后传出来的数据dout用USB接收，接收不到一会就断了，说明数据信号也不太好




我想请问下，我上面这个程序有没有什么问题啊？
还是说我传输的不稳定是由于硬件电路的问题，或者altera的CPLD的某些设置没有设置好？


请用过这款芯片的大侠指点一下，小弟已经被这个问题困扰了很久了，一直找不到解决办法。

万分感激，在线急等！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！

EPM7128SLC84-10不是3.3V器件,输入3.3V信号,当然会有问题.