lvhaow
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利用PLD的PIN TO PIN延时做倍频电路是否可行?

楼主#
更多 发布于:2002-11-11 18:38
做一个视频处理电路,象素时钟是13.5M,而选用的视频编码器BT852要求27M的时钟输入。考虑使用PLD(EPM7128SQC100-10)作一个倍频。由于PLD的PIN TO PIN延时为10NS,所以,13.5M时钟输入到PLD后,在内部接到某一管脚直接输出,输出的信号再由某一管脚输入,然后再直接输出,再输入到PLD,将此信号与原13.5M的信号异或。两级PIN延时,最大值为20NS,而13.5M的半周期时间为37NS,因此可以得到占空比为20/17的27M时钟信号。
10NS的PIN延时是标称的最大值,没见到资料上提到最小值是多少,考虑到比10NS的片子快一个级别的是7NS,据此判断10NS的片子的PIN延时最小值不应小于7NS,若延时最小值果真为7NS,则得到的27M信号占空比为14/23,仍符合BT852的要求。
不知道如此设计,是不是存在什么问题。
lvhaow
jst7792
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沙发#
发布于:2002-11-12 08:23
不建议用这种方法,可以用cypress的cy2304
兄弟们,给点分吧
lvhaow
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板凳#
发布于:2002-11-12 09:42
jet7792:您说的那是什么片子?我怎么查不到资料?
lvhaow
green_pine
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地板#
发布于:2002-11-12 16:11
max7000,查一下带不带pll,最好用pll实现,你的方法稳定性太差,不建议使用。
fnight
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地下室#
发布于:2002-11-13 10:07
cy2304
是锁相环,这样做会比较可靠
sorry,
游客

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