huiming
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100分放血,请教高手以下的VHDL代码错在哪里?

楼主#
更多 发布于:2002-12-06 17:30
我写了一段实现简单功能的VHDL代码,可用synplify综合的时候老是发出警告!哪为好心人救命啊!!! :(
付代码:
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2002-12-06_xio.vhd (4KB)  0
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ydyuse
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沙发#
发布于:2002-12-06 17:47
是否是宏单元定义太多?
生命驱动,活力无限!
Claye
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板凳#
发布于:2002-12-06 19:56
是不是实体描述部分的命名不能与结构体说明部分的命名相同?
改成不同名试试
因为有了你的驱动,我们才能进步! 愿中国强大!!!!
green_pine
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地板#
发布于:2002-12-07 14:56
实体可以和结构体同名,但不提倡,你的警告应该是把双向口转变为单向口,这个可以不用管他,对于综合结果不会出错,凡是利用到inout端口都会出现那种警告。
huttu
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地下室#
发布于:2002-12-07 20:05
实体名是否应和构造名一致

 :D :D

[编辑 -  12/7/02 by  huttu]
green_pine
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5楼#
发布于:2002-12-10 11:06
实体名是否应和构造名一致

 :D :D

[编辑 -  12/7/02 by  huttu]

无所谓阿
huiming
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6楼#
发布于:2002-12-10 14:17
上面说的好象都不正确,我想可能是我做的三态总线有问题,可我一时之间也查不出哪里有问题??郁闷inmg
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weichaozhou
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7楼#
发布于:2002-12-12 21:12
编译时给出的错误的信息是什么
游客

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