20分---在MAXPLUS中如何仿真输入的Verilog代码？

很菜的问题，请不要笑吾。
这是我写的两个程序，第一个是比较器，第二个是专门用于测试用的程序。我现在对其对进行仿真测试看看波形，怎么做？
//---------------------------
module compare(equal,a,b);
input  a,b;
output equal;
   assign equal=(a==b)?1:0;
endmodule

//---------------------------
`timescal 1ns/1ns
`include \"compare.v\"

module comparetest;
reg  a,b;
wire equal;
initial
begin
  a=0;
  b=0;
  #100 a=0;b=1;
  #100 a=1;b=1;
  #100 a=1;b=0;
  #100 $stop;
end

compare compare1(.equal(equal),.a(a),.b(b));

endmodule

MAXPLUS不支持这种仿真输入代码，它的仿真是由人画出来的.SCF文件进行， 你的测试文件要用modelsim来仿真：）

modelsim？
哪有？

在XILINX网站上有与WEBPACK ISE 配套使用的MODELSIM OEM版，独立使用比较麻烦，但在ISE中调用非常简单