请教Altera FPGA中的Verilog的问题

各位高手：
    在lattice的FPGA开发中有这样的写法：
  var1 <= #10 0;
   而在 Maxplus中不支持这样的写法， 请问各位高手，在maxplus中如何实现这样的功能（ #10 ) ,应如何处理，  请不吝赐教。


      
 :)

这个研时的语法是不能综合的
仿真还可以得
还是另想它法吧
比如增加门电路，和时钟结合什么地

我仿真一切正常，如果不能实现延时的话，那我的程序要改也麻烦了。

加lcell

请问上面的前辈：
  加lcell是什么意思， 能不能详细讲一下？
多谢多谢

[编辑 -  7/5/03 by  chipcode]

maxplus2提供的库中有lcell元件，能有较大延时，加一个lcell就占用一个宏单元。用verilog也可以调用这个元件，自己看看帮助。

延时的大小与器件速度等级有关。

你为什么要延时？最好使用时钟信号来延时

延时只能用在仿真，综合的时候不能用延时。
看看能不能通过时序实现