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请教MaxPlusII中的Verilog的问题
各位大侠：
在我的verilog设计中， 有两个模块之间的连接信号，是wire类型的数据类型。请问各位大侠，有没有办法能让这些信号出现在波形编辑器中？以便于对信号进行观察。 请熟悉MaxPlusII的高手们不吝赐教！ 多谢多谢！ |
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沙发#
发布于：2003-07-19 13:35
做个输出管脚，最后下载的时候去掉就可以了
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板凳#
发布于：2003-07-19 16:16
谢谢上面侠客的讲解， 非常感谢。
再问一下， 再波形编辑器的有一种类型的信号是buried， 这是什么意思， 请各位大侠不吝赐教， 盼复！ |
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地板#
发布于：2003-07-20 10:44
这是程序没有定义，而MAXPLUS根据器件结构增加的中间节点。
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