Pci core 的实现

各位师兄，师姐，我用FPGA实现Pci_t32接口时，能够实现简单的单周期读写，在实现突发读写时，遇到一个问题，不知道怎么根据IRDY信号来更改状态机，繁请各位帮帮忙，我只会VHDL语言，所以网上有的Xilinx的Core 看不懂。 :(

突发访问是根据frame和irdy两个信号的状态来完成的.
在突发访问时,frame,trdy一直有效,在最后一个数据传输周期,frame
为高,表示为最后数据传输周期

在状态机的设计中，在某个时钟周期的上升沿，当完成一次数据写后，要立即根据IRDY进行下一个状态的判断，我现在所能想到的实现会滞后数据的写，产生延迟。所以想问楼上的版主，不知有什么方法可以实现。 :)

在完成了一个数据周期的传送后,立即无效TRDY一个周期,再保持TRDY有效

楼上的版主，你说的我也想过，那样的话，速度就慢了，每写一个数据，就要使能TRDY无效插入一个等待。有没有更好的法子，现在我已经智穷计尽了 :(。

没有其他的方法了，如果你速度不够快的话，只能插入等待周期。
网上商城有fpga接口的开发板卖，可以实现零等待突发读和写，你可以去看看

ZXW_TOP,我有几个很弱的问题向你请教，烦多指点，阿肖谢过。
  1.在目标设备看来，对于由主设备发出的存储器多行读，存储器一行读，存储器写并无效操作是不是分别看作是突发读与写?
  2.一个例子
   [例6-1]
   假定FFFFFFFFH被写入基地址寄存器的配置双字04D中，并且返回值为FFF00000H，任何位可被改变为1的事实表明实现了基地址寄存器。------
   我想问的是配置双字04D是怎么来的?基地址寄存器不是只有6个配置双字嘛?10H,14H,18H,1cH,20H和24H 。 :)

你所说的那些存储器读无效等等操作，在南桥看来都是存储器的普通
操作。

那个例子不知道你从哪来的，0X4D是扩展的PCI配置空间

那个例子是<<PCI的系统结构>>第四版 上面的，还有就是那个“在南桥看来都是普通的存储器操作“，能否再给得详细点，先谢过。 :(