是否CPLD的时钟一定要驱动REG？

进晚的一个程序让我冒烟，
library ieee;
use ieee.std_logic_1164.all;
entity test is
  port(a:in std_logic;
       b:out std_logic);
end;
architecture art of test is
begin
  b<=a;
end art;
这程序很简单，可是如果综合时把a的引脚作为时钟信号，就会有这个错误
33371 ERROR: Clock pin \'A\' does not drive any registers ，
如果把a设为其他脚就没事。
但是如果我就想让b=时钟，该怎么办呢

没有问题的呀！
我用quartus 编译的，把  a放在时钟脚

我用的是LATTICE公司的ispExpertDesign，现在是非常后悔使用它的产品

这个问题不能怪LATTICE。主要是你的时钟如果不从全局的那几条腿进的话就不应该有问题。

lattice的1K，2K系列不能这样用你换成LC4K系列就没有问题还有LATTICE的软件已经升级到ISPLEVEL31了，

我用的就是1k系列的，在使用时钟方面确实出现不少莫名其妙的问题，你知道应该遵守什么一般的规则吗？LEVEL3我也下载了，可是综合的时候总是说什么一个东西找不到，要序列号？

lattice的1K，2K系列如果你用了全局时钟就不能分配把时钟分配到其他网络，你如果想用乘积项时钟的话就使时钟从IO腿中进去，