vhdl和verilog hdl有什么区别呀？

adaizhu 驱动牛犊注册日期2004-02-03 最后登录2006-06-17 粉丝0 关注0 积分20分威望2点贡献值0点好评度2点原创分0分专家分0分加关注写私信	阅读：2018回复：3 vhdl和verilog hdl有什么区别呀？楼主^# 更多只看楼主倒序阅读发布于：2004-02-03 09:59 大家不要笑我 :)
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amaosonic

驱动牛犊

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沙发^#

发布于：2004-02-03 16:51

verilog更接近c语言风格，比较容易入门一点的吧。vhdl则要详尽和严格一些的了。具体语法和使用方面的差异，那可以等你用到它们时再慢慢体会即可。

该给分时就给分.........

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vivid3749 驱动牛犊注册日期2004-05-20 最后登录2005-03-27 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	板凳^# 发布于：2005-03-26 15:36 是呀是呀
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wltt163 驱动牛犊注册日期2003-03-08 最后登录2005-08-23 粉丝0 关注0 积分1分威望1点贡献值0点好评度0点原创分0分专家分0分加关注写私信	地板^# 发布于：2005-04-30 16:33 vhdl一般用于大系统，很有优势。ｖｅｒｉｌｏｇ　ｈｄｌ则在小规模设计有很大的便捷！
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