求高人赐教：VHDL的entity怎么和verilog的module联合使用

heekee 驱动牛犊注册日期2003-12-06 最后登录2004-04-12 粉丝0 关注0 积分0分威望0点贡献值0点好评度0点原创分0分专家分0分加关注写私信	阅读：1179回复：2 求高人赐教：VHDL的entity怎么和verilog的module联合使用楼主^# 更多只看楼主倒序阅读发布于：2004-04-09 15:48 usb的ip core是用verilog写的（网上free的），但是以后的需要用vhdl写（vhdl比较熟），怎么把这两步分联合起来，不太清楚，有没有高人赐教，最好有一份实例或文档。谢谢！
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link_bridge 驱动巨牛注册日期2002-11-28 最后登录2011-05-15 粉丝0 关注0 积分31分威望13点贡献值0点好评度2点原创分0分专家分0分加关注写私信	沙发^# 发布于：2004-04-14 22:39 可以分成几个模块，不同的模块用不同的语言。
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kwankwe

驱动牛犊

加关注写私信

板凳^#

发布于：2004-05-15 01:36

哪能通过编译吗！
怎么编译
谢谢！！

你不认识我吗？？？

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