这样实现双向总线为什么不行？

小弟用VHDL写了一个总线的程序，定义了两个16位的端口A和B，用一个控制信号D来控制信号的传输方向，代码如下：
if D=\'0\'then
A<=B;
elsif D=\'1\'then
B<=A;
编译一切正常，可是在仿真的时候就会出现32个警告：
found logic contention at 400ns on node A1
好像是在所有的节点都出现了逻辑冲突，请问这是怎么回事？正确的应该采用什么描述方法？

a<=b when d=\'0\' else \'Z\';
b<=a when d=\'1\' else \'Z\';