非常怪的问题

我用maxplus编写了一段程序，里面有两个模块，A模块为B模块提供输入，B模块的输出直接连到fpga的输出管腿上，并没有输入到其他任何逻辑上，结果下载后发现A模块的功能出现了问题，如果将A模块的输出锁存一下再送到B模块，则A模块没有问题。但是时序要求我不能锁存。程序见附件，其中start,da_addr(12)两个都需锁存，否则multichannel子程序就不对了