版块
论坛
喜欢
话题
应用
搜索
登录
注册
首页
>
硬件开发
>
硬件基础
>
DSP & PLD &FPGA
>
如何用CPLD使信号多保持一个时钟周期?
回复
« 返回列表
mymail
驱动牛犊
注册日期
2003-12-06
最后登录
2009-03-12
粉丝
0
关注
0
积分
0分
威望
0点
贡献值
0点
好评度
0点
原创分
0分
专家分
0分
加关注
写私信
阅读:
1121
回复:
3
如何用CPLD使信号多保持一个时钟周期?
楼主
#
更多
只看楼主
倒序阅读
发布于:2004-05-31 13:08
保存
CPLD的输出信号要求持续2个时钟周期,但是相应的输入信号只能保持1个周期。怎么用CPLD满足输出的要求?
喜欢
0
最新喜欢:
回复
yechaocn
驱动牛犊
注册日期
2002-05-28
最后登录
2005-03-16
粉丝
0
关注
0
积分
0分
威望
0点
贡献值
0点
好评度
0点
原创分
0分
专家分
0分
加关注
写私信
沙发
#
发布于:2004-05-31 18:13
用延时子程序不行吗?
回复
(0)
喜欢
(
0
)
link_bridge
驱动巨牛
注册日期
2002-11-28
最后登录
2011-05-15
粉丝
0
关注
0
积分
31分
威望
13点
贡献值
0点
好评度
2点
原创分
0分
专家分
0分
加关注
写私信
板凳
#
发布于:2004-06-02 11:18
用时钟延时一下,再处理
回复
(0)
喜欢
(
0
)
hwzhou
驱动小牛
注册日期
2003-01-28
最后登录
2004-06-14
粉丝
0
关注
0
积分
0分
威望
0点
贡献值
0点
好评度
0点
原创分
0分
专家分
0分
加关注
写私信
地板
#
发布于:2004-06-03 17:15
用锁存不是很容易解决问题吗,想保持多少个时钟周期都行。
回复
(0)
喜欢
(
0
)
发帖
回复
« 返回列表
普通帖
您需要登录后才可以回帖,
登录
或者
注册
返回顶部
关闭
最新喜欢